文献类型：期刊文章

作　　者：张名淑[1] 张雅迪[2] 王旭[2] 陈飞[2] 钱祥利[2]

ZHANG Ming-shu;ZHANG Ya-di;WANG Xu;CHEN Fei;QIAN Xiang-li

机构地区：[1]山东管理学院智能工程学院,山东济南250357 [2]不详

出　　处：《信息技术与信息化》

基　　金：山东管理学院博士启动基金(SDMU201903)。

年　　份：2020

期　　号：8

起止页码：122-124

语　　种：中文

收录情况：普通刊

摘　　要：传统的UART串行通信在噪音干扰比较大的环境中会出现通信失误,导致通信不稳定。为了提高UART串行通信的抗干扰能力,本文基于Xilinx FPGA与Verilog硬件描述语言设计了一种UART抗干扰接收装置,主要包括16倍过采样波特率时钟、九选五表决器以及接收装置的模块化设计,并通过仿真验证了设计的合理性。该设计能够提高UART的抗干扰能力,具有很高的实用价值。

关 键 词：FPGA  UART 表决器 波特率产生器  

分 类 号：TN859]