文献类型：期刊文章

作　　者：毕彦峰[1] 李杰[1] 胡陈君[2]

Bi Yanfeng;Li Jie;Hu Chenjun(State Key Laboratory of Electronic Testing Technology,North University of China,Taiyuan 030051,China;Suzhou Zhongsheng Nanotechnology Company,Suzhou 215123,China)

机构地区：[1]中北大学电子测试技术重点实验室,山西太原030051 [2]苏州中盛纳米科技有限公司,江苏苏州215123

出　　处：《电子技术应用》

基　　金：国家自然科学基金(61973280)。

年　　份：2021

卷　　号：47

期　　号：6

起止页码：62-66

语　　种：中文

收录情况：DOAJ、JST、RCCSE、ZGKJHX、普通刊

摘　　要：针对离线式弹载数据采集存储设备小型化需求,设计了一种基于FPGA的LVDS(Low-Voltage Differential Signaling)无时钟高速数据传输系统。在不外挂接口芯片的情况下,用板载时钟代替差分时钟,仅使用一对差分管脚即可完成一路LVDS无时钟数据传输,系统中数据接口较多时可以很大程度上减少板卡体积。通过提高FPGA内部SERDES(Serializer-Deserializer)反串行化比例以及数据进行8B/10B编码解决鉴相器失效的问题,并以此为板载时钟提供准确的相位信息来对齐串行数据和模拟时钟,最后按照模拟时钟将串行LVDS数据反序列化,从而达到板载时钟代替LVDS随路时钟的目的,以此实现基于FPGA无随路时钟的LVDS高速传输。试验表明,该系统能够可靠、有效工作,具备一定工程实用价值。

关 键 词：FPGA 无时钟传输  LVDS SERDES

分 类 号：TN919] TP274]